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ㅏ	あ a	ぁ	か ka	が ga	さ sa	ざ za	た ta	だ da		な na	は ha	ば ba	ぱ pa	ま ma	や ya	ゃ lya	ら ra	わ wa	ゎ lwa	ん n
l	い i	ぃ	き ki	ぎ gi	し si	じ zi	ち ti	ぢ di		に ni	ひ hi	び bi	ぴ pi	み mi			り ri
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ㅗ	お o	ぉ	こ ko	ご go	そ so	ぞ zo	と to	ど do		の no	ほ ho	ぼ bo	ぽ po	も mo	よ yo	ょ lyo	ろ ro	を wo

	o		ㅋ	ㄱ	ㅅ	ㅈ	ㅌ	ㄷ	촉	ㄴ	ㅎ	ㅂ	ㅃ	ㅁ	야		ㄹ	와
ㅏ	ア a	ァ	カ ka	ガ ga	サ sa	ザ za	タ ta	ダ da		ナ na	ハ ha	バ ba	パ pa	マ ma	ヤ ya	ャ lya	ラ ra	ワ wa	ヮ lwa		ン n
l	イ i	ィ	キ ki	ギ gi	シ si	ジ zi	チ ti	ヂ di		ニ ni	ヒ hi	ビ bi	ピ pi	ミ mi			リ ri
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ㅔ	エ e	ェ	ケ ke	ゲ ge	セ se	ゼ ze	テ te	デ de		ネ ne	ヘ he	ベ be	ぺ pe	メ me			レ re
ㅗ	オ o	ォ	コ ko	ゴ go	ソ so	ゾ zo	ト to	ド do		ノ no	ホ ho	ボ bo	ポ po	モ mo	ヨ yo	ョ lyo	ロ ro	ヲ wo		ーー

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Automatic Generation of Hardware Abstractions From Register-Transfer Level (RTL) Designs[electronic resource]

Zeng, Yu

[S.l.]: Princeton University. 2024

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부채널 공격 내성 구조를 적용한 BNN 기반 딥러닝 가속기 설계 및 구현

이준호

부산 : 부산대학교 대학원, 2023

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하드웨어 기반 CPS 프로토콜 보안성 제공을 위한 MACsec 설계 및 개발

박종욱

부산 : 부산대학교 대학원, 2023

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레지스터전송수준의 새로운 행위구술법 및 VHDL로의 자동번역

안민희

부산 : 부산대학교, 1998.

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Digital logic, RTL & Verilog :interview questions : a practical study guide for design engineers

Johnson, Trey

San Bernardino, CA : Verilogcode.com, [2015]

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하드웨어 기술 언어로부터의 레지스터 전송 수준 합성 / 최적화 및 신속 기술 매핑= translation of HDL into RTL / optimization and fast technology mapping

제승모

부산: 부산대학교, 2000.

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32비트 부동소수점 DSP 컨트롤러 설계

안철홍

부산 : 부산대학교, 1998.

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