부산대학교 도서관

A 1-bit second-order hybrid continuous-time (CT) / discrete-time (DT) delta-sigma analog-to-digital converter (ADC) is presented. For the first integrator, continuous-time architecture was adopted to minimize power consumption. A discrete-time second integrator is used to guarantee robust operation against mismatch of passive devices. A switched-capacitor feedback digital-to-analog converter (DAC) is implemented to minimize linearity degradation due to clock jitter. A slewing control scheme of DAC output is proposed which relaxes first integrator’s amplifier bandwidth requirements. The prototype ADC implemented in a 0.18-μm CMOS process occupies 0.29 mm2. It achieves a peak signal-to-noise and distortion ratio (SNDR) of 95.24 dB, and a peak signal-to-noise ratio (SNR) of 95.8 dB for a 109.4 Hz sinusoidal input signal over bandwidth of 1 kHz with an oversampling ratio (OSR) of 512. The total power consumption of delta-sigma ADC is 90.2 μW from a 1.8-V supply voltage with a 2.048 MHz clock.
본 논문에서는 1 비트 양자화기를 가지는 2차 구조의 하이브리드 연속시간/이산시간 델타-시그마 A/D 변환기를 제안한다. 제안된 A/D 변환기는 전력소모를 최소화하기 위해 연속 시간 구조를 첫 번째 적분기에 적용하였으며, 수동소자의 부정합에 영향이 작아 안정적으로 동작하는 이산 시간 구조를 두 번째 적분기에 적용하였다. 제안하는 델타-시그마 A/D 변환기는 클록 지터에 의해 선형성이 저하되는 것을 최소화하기 위해 피드백 D/A 변환기에서 스위치커패시터 방식을 적용하였고, 첫 번째 적분기의 증폭기 대역폭 요구 조건을 완화시키기 위해 D/A 변환기 출력의 슬루율을 제어하는 기법을 제안하였다. 시제품 A/D 변환기는 0.18 μm CMOS 공정으로 제작되었으며 0.29 mm2 의 면적을 차지한다. 신호 대역폭 1 kHz, OSR 512에서 109.4 Hz의 입력 정현파에 대하여 95.24 dB의 peak signal-to-noise and distortion ratio (SNDR), 95.8dB의 peak signal-to-noise ratio (SNR) 성능을 나타낸다. 제안된 델타-시그마 A/D 변환기는 1.8-V 전원전압과 2.048 MHz 클록 조건에서 90.2 μW의 전력을 소모한다.