부산대학교 도서관

In memory interfaces, single-ended signaling has been adopted owing to its high pin efficiency and cost-effectiveness. As the demand for high-performance computing power increases, the data bandwidth required for memory also increases. Consequently, the channel loss and the impact of inter-symbol interference (ISI) become even more severe, reducing the sampling margin. Hence, the implementation of various equalizers, such as receiver (RX) continuous-time linear equalizer (CTLE), decision-feedback equalizer (DFE), and transmitter (TX) feed-forward equalizer (FFE), has been essential in memory interfaces. However, as the conventional equalizers have been adopted based on differential signaling architectures, their performance is degraded as the data rate increases, leading to signal distortion and sampling margin reduction. Simultaneously, the higher data rate increases the power consumption of the equalizer, leading to an increase in the interface power portion among the overall memory power dissipation. Therefore, it is essential to develop energy-efficient and effective equalizer architectures optimized for single-ended signaling to meet the growing demand for higher data rates. On the other hand, adopting pulse-amplitude modulation (PAM) signaling at the memory interfaces is being considered to improve per-pin bandwidth. Despite its potential to transmit multiple bits at the same Nyquist rate, adopting PAM signaling introduces several challenges that must be addressed before implementation. PAM signal features a smaller sensing margin, which increases the error rate. Furthermore, the complexity of the building blocks is elevated with multilevel signals.This thesis presents energy-efficient equalizers optimized for the single-ended transceiver (TRX). The proposed RX equalizer comprises the gain-enhanced active-inductive (GE-AI) CTLE and reference-selection (RS) DFE. The GE-AI CTLE eliminates the unnecessary analog front-end (AFE) building blocks, such as single-to-differential amplifier (S2D) and signal amplifier, owing to its low-frequency gain amplification and shunt-peaking characteristics. Using the ISI characteristic, the RS DFE equalizes the reference voltage without a static current source. Therefore, data bandwidth reduction is avoided by eliminating additional components on the signal node. For the TX side, a novel driver architecture reduces the number of switches, minimizing the I/O capacitive (CIO) and data bandwidth reduction. The background ZQ calibration matches the output impedance without a quantization error owing to the analog loop, eliminating the signal reflection. Furthermore, the impedance variance is continuously tracked without requiring training time. Lastly, the infinite-impedance TX FFE emphasizes the TX output signal without signal distortion or impedance interference. The prototype single-ended TX and RX were fabricated in a 28-nm complementary metal-oxide-semiconductor (CMOS) technology. The fabricated chips were verified through the measurements and compared with the state-of-the-art single-ended equalizers. The proposed techniques effectively compensate for the channel ISI with minimum power consumption. Therefore, superior energy efficiency and the best figure-of-merit (FoM) were achieved.
메모리 인터페이스에서 단일 신호법은 핀 효율성과 경제성 때문에 채택되어 왔다. 고성능 컴퓨팅 파워에 대한 수요 증가로 메모리에 요구되는 데이터 대역폭 또한 증가하고 있다. 이에 따라, 채널 손실과 심볼 간 간섭 (ISI)의 영향이 더욱 심각 해져 샘플링 마진을 감소시킨다. 따라서, 수신기의 연속 시간 선형 등화기 (CTLE), 판정 궤환 등화기 (DFE) 및 송신기의 피드 포워드 등화기 (FFE)와 같은 다양한 등화기의 구현이 메모리 인터페이스에서 필수적이다. 그러나 기존 등화기들은 차동 신호법 구조를 기반으로 하기 때문에, 데이터 전송 속도가 증가함에 따라 성능이 저하되어 신호 왜곡과 샘플링 마진이 감소한다. 동시에, 데이터의 전송 속도가 높아질수록 등화기의 전력 소모량이 증가해, 전체 메모리 전력 소비량 중 입출력단이 차지하는 부분이 증가한다. 따라서, 증가하는 데이터 전송 속도에 대응하기 위해 단일 종단 신호법에 최적화된 에너지 효율적이고 효과적인 등화기 구조를 개발하는 것이 중요하다. 한편, 핀당 대역폭을 향상시키기 위해 메모리 인터페이스에 펄스 진폭 변조 (PAM) 신호법을 적용하는 것이 고려되고 있다. PAM 신호법은 동일한 Nyquist 속도로 여러 비트를 전송할 수 있는 장점이 있지만, 도입 전에 해결해야 할 문제점을 갖고 있다. PAM 신호의 작은 센싱 마진은 에러율을 증가시킨다. 또한, 다중 레벨 신호로 인해 구성 블록의 복잡성이 증가한다.본 논문에서는 단일 신호법용 송수신기에 최적화된 에너지 효율적인 등화기를 제시한다. 제안된 수신기 등화기는 이득 증가형 능동 인덕티브 (GE-AI) CTLE 및 기준전압 선택 (RS) DFE로 구성된다. GE-AI CTLE는 저주파 이득 증폭과 shunt-peaking특성을 갖기 때문에 단일-차동 증폭기 및 신호 증폭기와 같은 불필요한 아날로그 입력단의 구성 블록을 제거한다. RS DFE는 ISI 특성을 이용해 전류원 없이 기준 전압을 등화한다. 따라서, 신호 노드에 추가되는 소자가 없기 때문에 데이터 대역폭 감소가 방지된다. 송신기에서는 스위치 수를 줄인 새로운 드라이버 구조가 I/O 용량과 데이터 대역폭 감소를 최소화한다. 백그라운드 ZQ 보정은 아날로그 루프를 이용해 출력 임피던스를 양자화 오류 없이 맞춰 신호 반사를 제거한다. 또한, 별도의 트레이닝 시간 없이도 임피던스 변화를 지속적으로 추적한다. 마지막으로, 무한 임피던스 송신기 FFE는 신호 왜곡이나 임피던스 간섭 없이 송신기 출력 신호를 강조한다. 프로토타입 단일 신호법용 손신기와 수신기는 28-nm 공정으로 제작되었다. 제작한 칩은 측정을 통해 검증되었고, 최신 단일 신호법용 등화기들과 비교했다. 제안한 기법들은 최소한의 전력을 소모해 채널 ISI를 효과적으로 제거한다. 따라서, 우수한 에너지 효율과 최고의 FoM (Figure-of-Merit)을 달성했다.