소장자료
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| 100 | 1 | ▼a 양세양▲ | |
| 245 | 1 | 0 | ▼a VHDL을 이용한 RISC형 프로세스 설계:▼b 2000.7.24-7.28/▼d 양세양 [저];▼e 부산대학교 반도체설계교육지역 센터 편.▲ |
| 260 | ▼a 부산: ▼b 부산대학교 반도체설계교육지역센터,▼c 2000.▲ | ||
| 300 | ▼a 205 p.:▼b 삽도;▼c 29 cm.▲ | ||
| 710 | ▼a 부산대학교.▼b 반도체설계교육지역센터▲ | ||
| 940 | ▼a 브이에이치디엘을 이용한 알아이에스시형 프로세스 설계▲ | ||
| 999 | ▼a 허성경▼b 허성경▲ |
VHDL을 이용한 RISC형 프로세스 설계: 2000.7.24-7.28
자료유형
국내단행본
서명/책임사항
VHDL을 이용한 RISC형 프로세스 설계 : 2000.7.24-7.28 / 양세양 [저] ; 부산대학교 반도체설계교육지역 센터 편.
개인저자
단체저자
발행사항
부산 : 부산대학교 반도체설계교육지역센터 , 2000.
형태사항
205 p. : 삽도 ; 29 cm.
청구기호
621.395 양53ㅂ
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