부산대학교 도서관

본 논문에서는 IEEE 802.16e 모바일 WiMAX 표준과 IEEE 802.11n 무선 랜 표준을 지원하는 multi-standard LDPC 복호기를 설계하였다. Multi-standard LDPC 복호기는 IEEE 802.16e 모바일 WiMAX 표준에 제시된 19가지 블록길이(576∼2304)에 따른 6 가지 부호율(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6)과 IEEE 802.11n 무선 랜 표준에 제시된 3 가지 블록길이(648, 1296, 1944)에 따른 4 가지 부호율(1/2, 2/3, 3/4, 5/6)을 지원하는 총 126가지 동작모드를 가진다. Layered 복호방식의 블록-시리얼(부분병렬) 구조와 SM (sign-magnitude) 수체계 기반의 DFU(decoding function unit)를 적용하여 하드웨어 복잡도를 최소화시켰다. 제안된 DFU는 기존의 DFU에 비해 약 10 %의 게이트가 감소하였으며, 96 개의 배열의 경우 약 18 %의 게이트가 감소하였다.설계된 회로는 FPGA 구현을 통해 하드웨어 동작을 검증하였으며, 0.13-㎛ CMOS 셀 라이브러리로 합성한 결과 약 261,000 게이트와 70,000 비트의 메모리로 구현되었고, 동작주파수 40 MHz, 전원전압 1.2V로 동작하여 40∼90 Mbps의 성능을 갖는 것으로 평가되었다.
This thesis describes a multi-standard LDPC decoder for IEEE 802.16e mobile WiMAX and IEEE 802.11n WLAN systems. The multi-standard LDPC decoder has 126 modes of operation which supports 19 block lengths(576∼2304) and 6 code rates(1/2, 2/3A, 2/3B, 3/4A, 3/4B, 5/6) of IEEE 802.16e mobile WiMAX standard and 3 block lengths(648, 1296, 1944) and 4 code rates(1/2, 2/3, 3/4, 5/6) of IEEE 802.11n WLAN standard. To minimize hardware complexity, it adopts a block-serial (partially parallel) architecture based on the layered decoding scheme. A DFU(decoding function unit) based on sign-magnitude arithmetic is used for hardware reduction. The proposed DFU reduces its gate counts approximately 10 %, resulting in 18 % reduction of total gate counts of an array of 96 DFUs. The LDPC decoder is verified by FPGA implementation, and synthesized with a 0.13-㎛ CMOS cell library. It has 261,000 gates and 70,000 bits RAM, and the estimated throughput is 40∼90 Mbps at 40 MHz with 1.2V